A produção de memórias HBM usa cerca de 3 vezes mais wafers de silício que uma DRAM comum de capacidade equivalente. Para a Nanya, essa mudança na fabricação ajuda a explicar a falta de chips DRAM, que pode continuar até o início de 2028.
A fabricante afirmou, durante uma teleconferência de resultados, que a inteligência artificial está provocando mudanças estruturais no setor de memórias. A empresa não indicou uma data fixa para o fim do desequilíbrio entre oferta e demanda.
O limite está na conexão
Pat Gelsinger, ex-CEO da Intel, voltou a criticar a arquitetura HBM, embora ainda a considere a melhor opção disponível. Em entrevista à mídia internacional, ele descreveu a tecnologia como “uma arquitetura de memória problemática”. Em julho deste ano, durante a RAISE Summit, já havia usado o termo “péssima”.
A principal restrição apontada por Gelsinger está na conexão física entre o processador, como uma GPU ou ASIC, e os chips de memória empilhados. Essa interface, chamada PHY, reúne drivers, receptores e lógica de roteamento para cada pino.
A HBM precisa de muitas conexões paralelas e, por isso, é considerada uma arquitetura larga e lenta. A HBM3/3E tem barramento de 1.024 bits, enquanto a HBM4 chega a 2.048 bits. O PHY ocupa uma área significativa na borda do silício e reduz o espaço disponível para posicionar as pilhas de memória.
Normalmente, duas bordas do die ficam voltadas para a HBM. As outras duas são reservadas para as entradas e saídas do sistema, o que aumenta a limitação de largura de banda.
Calor e densidade
O PHY também pode formar um ponto de concentração térmica. Uma análise do Instituto Avançado de Ciência e Tecnologia da Coreia (KAIST) indica que, quando o consumo da HBM passa de aproximadamente 30 Watts, o calor gerado pela própria interface se torna a principal fonte de estresse térmico da memória.
Gelsinger também aponta que a HBM armazena menos dados por espaço, consome muita energia e perde eficiência em temperaturas altas. A concentração dos componentes em um único ponto seria outra desvantagem em cargas de trabalho de inteligência artificial.
A densidade é afetada ainda pelos TSVs, microfuros condutores usados para conectar os chips empilhados. Eles ocupam espaço nas matrizes de memória e reduzem a quantidade de células em cada die, apesar de a pilha completa oferecer densidade maior por milímetro quadrado.
